ザイリンクス ISE™ Design Suite 10.1 ソフトウェア リリースの新機能について説明します。
10.1 から、ISE Deign Suite を最大限に活用するのに役立つストリーミング ビデオが提供されるようになりました。次のトピックのビデオがあります。 ストリーミング ビデオには、http://japan.xilinx.com/design からアクセスできます。
PinAhead 入門
ExploreAhead 入門
パーシャル リコンフィギュレーション入門
XST の活用
シミュレーション機能を使用した FPGA 検証時間の短縮
複数の制約ファイルを使用した生産性の向上
I/O タイミング制約の入力と解析
パーティションと SmartGuide を使用したタイム トゥ マーケットの短縮
DSP およびエンベデッド デザインの生産性の向上
目標、ストラテジ、および SmartXplorer を使用した FPGA パフォーマンスの最適化
EDA 標準 Tcl を使用した生産性の向上
消費電力解析および最適化機能を使用した FPGA 消費電力の最適化
Project Navigator および iMPACT を使用したコンフィギュレーションの改善
高度な PlanAhead の機能のサブセットである PlanAhead Lite が ISE 10.1 に含まれており、 ISE と共に自動的にインストールされます。 PlanAhead Lite には、PinAhead による I/O ピン配置機能、 ExploreAhead によるデザイン解析、フロアプラン機能、インプリメンテーション制御機能が含まれます。 詳細は、「PlanAhead」セクションを参照してください。
メモ : ISE WebPACK では、サポートされてないデバイスがあります。
CPLD ファミリ : Coolrunner™-II、Coolrunner XPLA3、XC9500、XC9500XL、XA9500XL、XC9500XV、ACR2
Virtex ファミリ: Virtex™-5、Virtex-4、Virtex-II Pro、Virtex-II、Virtex、Virtex-E、Virtex-EM、Q-Pro Virtex-II、Q-Pro Virtex-2.5V
Spartan ファミリ : Spartan™-3、Spartan-3E、Spartan-3A、Spartan-3AN、Spartan-3A DSP
Microsoft Windows® XP Professional (32 ビットおよび64 ビット)
Microsoft Windows Vista Business (32 ビットおよび64 ビット)
Red Hat Enterprise Linux 4 WS (32 ビットおよび 64 ビット)
Red Hat Enterprise Linux 5 Desktop (32 ビットおよび 64 ビット)
SUSE Linux Enterprise 10 (32 ビットおよび 64 ビット)
メモ : SUSE Linux Enterprise 10 Desktop Server は、バイナリ互換です。
ISE (Integrated Software Environment) 10.1 ソフトウェア リリースの新機能を示します。
デザインの目標とストラテジ - 目標に基づくインプリメンテーション : デザインの目標とストラテジを使用すると、消費電力削減、エリア最適化、ランタイム短縮、タイミング パフォーマンスなどの目標に基づいて、複数のインプリメンテーション オプションを簡単に設定できます。 ISE であらかじめ設定されている目標とストラテジに加え、[Design Goals and Strategies Editor] ダイアログ ボックスを使用して独自のストラテジも作成できます。 デザインの目標とストラテジを設定するには、[Project] → [Design Goals & Strategies] をクリックします。
Tcl スクリプトの生成 : Project Navigator で、Tcl コマンド プロンプトからプロジェクトを作成、変更、インプリメントするために必要な Tcl コマンドを含む Tcl スクリプトを生成できます。 Tcl スクリプトを生成するには、[Project] → [Generate Tcl Script] をクリックします。
複数ファイルの選択 : [Sources] ウィンドウで、Shift キーまたは Ctrl キーを使用して複数のファイルを選択できます。
複数の UCF : 1 つのプロジェクトで複数の制約ファイル (UCF) を使用できます。
ISE プロジェクトにソース ファイルとして各 UCF ファイルを追加します。
各ファイルにどの制約を含めるかの制限はありません。タイミング制約、I/O 制約、フロアプラン制約など、制約の種類ごとにまとめると便利です。
[Files] タブ : [Sources] ウィンドウの [Files] タブに、プロジェクトに含まれるすべてのソース ファイルがアルファベット順に表示されます。
Project Navigator と System Generator の統合 : System Generator モジュールがソース タイプとして Project Navigator でサポートされるようになりました。
System Generator で生成される SGP ファイルは、Project Navigator で [Project] → [Add Source] をクリックして追加できます。
追加したモジュールは、Project Navigator プロジェクトに追加され、System Generator アイコンが示されます。
SmartGuide - ガイド ファイルとして使用する NCD を選択可能 : SmartGuide は、[Sources] タブで最上位ソース ファイルを右クリックして [SmartGuide] をクリックし、[SmartGuide Settings] ダイアログ ボックスで [Use SmartGuide] をオンにするとイネーブルになります。このダイアログ ボックスで、インプリメント済みのどの NCD ファイルでもガイド ファイルとして選択できます。 デフォルトでは、最後にインプリメントしたときの NCD ファイルがガイド ファイルとして使用されます。
Project Navigator に SmartXplorer を統合 (Linux のみ) : SmartXplorer を使用すると、デザインでタイミングを達成するため、異なるインプリメンテーション オプションを使用した複数のインプリメンテーションを複数のマシンで同時に実行できます。 SmartXplorer を起動するには、Project Navigator で [Project] → [SmartXplorer] → [Launch SmartXplorer] をクリックします。
自動ブレース一致およびブックエンド機能
新しいレポート
モジュール ベースのリソース使用率レポート : デザイン サマリから表形式で参照できます。
物理合成レポート
パーティション レポートを向上 : マップおよびパックで提供される新しい情報が含まれます。
デザイン サマリ
サマリ内で表の表示/非表示を切り替え : 個々の表を表示/非表示にして、レポートの必要なセクションのみを表示できます。
エラーを見つけやすいよう表示を変更 : 満たされていない制約、完了していない配線、ゼロより大きいタイミング スコアにフラグが付けられるようになりました。
レイアウトの向上 : 重要な情報がページの上部に表示されるよう変更しました。
表示/非表示の選択 : 表示するレポートのリストを簡単にカスタマイズできるようになりました。
テキスト レポートの印刷プレビューを表示できるようになりました。
レポートを HTML で表示 : レポートを右クリックして [View Report as HTML] をクリックすると、レポートを HTML 形式で表示できます。
メッセージ
メッセージ フィルタのダイアログ ボックスのフィールドが拡張され、編集しやすくなりました。
フィルタ処理するメッセージの選択 : 複数のメッセージを選択して、複数のフィルタを同時に作成できるようになりました。 また、複数のメッセージにタグを付けたりハイライト表示することも可能です。
エラー メッセージのテキストを向上 : 理解しにくかったメッセージを、問題の説明とソリューションがわかりやすいように書き直しました。
メッセージから HDL エディタへのクロスプローブ
[Generate Power Data] プロセスでメッセージ フィルタ機能をサポート
新しいマクロ推論機能
セット信号またはリセット信号を 1 つ持つシフト レジスタに対して SRL を推論
単純なデュアル ポート分散 RAM を推論
Virtex-5 用のエリア削減オプション
[LUT Combining] (-lc) オプションにより、2 つの LUT が 1 つのデュアル出力 LUT6 サイトに結合されます。
[Reduce Control Sets] (-reduce_control_sets) オプションにより、制御信号 (クロック イネーブル、同期セット/リセット) がレジスタのデータ入力にマップされ、パックの密集を軽減できます。
[Netlist Hierarchy] オプションにより、合成でデザインをフラット化した場合でもデザイン階層を再構築できます。
[LUT Combining] (-lc) オプションにより、Virtex-5 デザインのエリア使用率を向上
Virtex-5 アーキテクチャのパフォーマンスおよびランタイムを向上
MAP および PAR の両方で、次のタイミング モードをサポート
[Performance Evaluation] モード : デザインのピーク パフォーマンスを評価する自動タイミング制約を設定
[Non Timing Driven] モード : デザインを短時間で処理するため、すべてのタイミング制約を無視
IOB 制約に新しい値 FORCE を追加
環境変数 XIL_PLACE_ALLOW_LOCAL_BUFG_ROUTING をローカル制約 CLOCK_DEDICATED_ROUTE に変更
レポート
新しい物理合成レポートに、グローバル最適化およびタイミング ドリブン パックと配置におけるレジスタの最適化の詳細を記述
マップ レポートに、階層ごとのデバイスの使用率を記述
DCM および PLL レポートを向上
SmartXplorer を使用すると、デザインでタイミングを達成するため、異なるインプリメンテーション オプションを使用した複数のインプリメンテーションを複数のマシンで同時に実行できます。
SmartXplorer を起動するには、Project Navigator で [Project] → [SmartXplorer] → [Launch SmartXplorer] をクリックするか、コマンド プロンプトに「smartxplorer」と入力します。
パーティションの保持が向上され、タイミング制約を変更した場合に関連のパーティションのみが再インプリメントされるようになりました。
CORE Generator™ モジュール (XCO) にパーティションを設定できるようになりました。
XPS (Xilinx Platform Studio) モジュール (XMP) にパーティションを設定できるようになりました。
複数の制約ファイル (UCF) をサポート
Virtex-5 を含むすべてのデバイス ファミリでスタンドアロン モードで起動できるようになりました。既存の ISE プロジェクトでは Floorplan Editor を使用する必要はありません。 コマンド プロンプトで「pace」と入力するか、ザイリンクス プログラム グループ ([アクセサリ] メニュー) から起動できます。
複数の制約ファイル (UCF) がサポートされるようになり、物理制約とタイミング制約を分割するなど、制約をグループ化することができるようになりました。
Input Timing Wizard が追加され、タイミング制約の作成および変更が簡単になりました。
OFFSET IN および OFFSET OUT 制約で RISING および FALLING キーワードがサポートされるようになり、デュアル データ レート (DDR) インターフェイスの制約が簡略化されました。
OFFSET OUT 制約で REFERENCE_PIN キーワードがサポートされるようになり、ソース同期インターフェイスのバス ベース出力スキューのレポートが向上しました。
デスティネーション同期エレメントごとのグループ パスのレポートにエンドポイント解析を追加し、タイミング クロージャ機能を向上
ソース同期出力インターフェイスにおけるバス ベースのスキュー レポートを向上
タイミング制約の相互関係レポートを追加することにより、制約の解析を向上
サポートされるコマンド
すべての ISE プロセス プロパティをサポート。[Generate Programming File] および [Generate Post-Place & Route Static Timing] のプロセス プロパティのサポートが新たに追加されています。
xfile remove コマンドに [search * -type file] を引数として使用できるようになり、プロジェクト内のファイルをワイルドカードで指定できるようになりました。
xfile add コマンドに -view オプションが追加され、プロジェクトに新しいファイルを追加する際にデフォルト以外のフェーズを指定できるようになりました。
SmartGuide の NCD ガイド ファイルの指定を Tcl でサポート
自動スクリプト作成
Project Navigator で [Project] → [Generate Tcl Script] をクリックすることにより、ISE プロジェクトを設定されているプロパティで再作成する Tcl スクリプトを作成できるようになりました。
タイミング解析コマンド
サポートされるプロパティのリストを表示する timing_analysis properties サブコマンドを追加
プロパティのコレクションを表示する -descriptors を追加。 このコレクションを反復実行することにより、プロパティ値を取得できます。
検索コマンド
検索条件として論理式をサポート
検索タイプに belsite、io_standard、site、および tile を追加
指定したコレクション内を検索可能
コマンド名の指定
サブコマンドおよびプロパティ名にアンダースコアおよびスペースを使用可能
コマンド ライン ヘルプ
help project property [property name] コマンドで、各プロパティの詳細ヘルプを表示。 このヘルプ情報は、リファレンス マニュアルからダイナミックに生成されます。
今回のリリースで追加された機能は次のとおりです。
10.1 リリースには、新規 IP コアとアップデートされた IP コアの両方が含まれています。
新規 IP コア
デバッグおよび検証 - ChipScope Pro™
すべての ChipScope Pro (ATC2、ICON、ILA、および VIO) コアが CORE Generator から使用できるようになりました。
CORE Generator を介してプロジェクトを完全サポート
Core Inserter で CORE Generator をサポート
デジタル信号処理
Discrete Fourier Transform v2.1
RGB to YCrCb Color-Space Converter v1.0
YCrCb to RGB Color-Space Converter v1.0
IP コアのアップデート
このリリースでアップデートされたコアのリストは、http://japan.xilinx.com/ipcenter/coregen/101_0_datasheets.htmを参照してください。
詳細は、http://japan.xilinx.com/ipcenter/coregen/updates_101_ip0.htm を参照してください。
CORE Generator の新機能
特定の期間を過ぎると機能しなくなるハードウェア評価版コアを含むデザインでは、BitGen および iMPACT で警告メッセージが表示されます。
これらの機能の詳細は、http://japan.xilinx.com/support/sw_manuals/xilinx10 から ISE Simulator ヘルプを参照してください。
大型デザインを処理可能
コンパイル時間および容量を大幅に削減
シミュレーション波形
タイムスケールを向上
信号のグループ化
スタティック波形 (XWV ファイル) を表示する波形ビューアを追加
階層ビューア
信号およびポートをすべて表示する [Sim Objects] タブおよびデザインの階層を表示する [Sim Instances] タブを追加
高度な検索およびフィルタ機能
印刷を完全にサポート
DO ファイルの変換
現在のスコープを識別および表示
ModelSim Xilinx Edition III をバージョン 6.3c にアップグレード
これらの機能の詳細は、http://japan.xilinx.com/support/sw_manuals/xilinx10 から『合成/シミュレーション デザイン ガイド』を参照してください。
SmartModel ソリューションを新たな IP 暗号化手法に置換
シミュレーション ランタイムを短縮
合成およびシミュレーションに、複雑なデバイス プリミティブのインスタンシエーションを支援する UniMacro ライブラリを使用
Spartan-3A および Virtex-5 用にマスタ SelectMAP コンフィギュレーション シミュレーション モデルをサポート
Spartan-3AN インシステム フラッシュ シミュレーション
ChipScope Pro を ISE Design Suite に統合
すべての ChipScope Pro コアを CORE Generator から使用可能
ICON、ILA、VIO、および ATC2 コアをサポート (IBERT コアはカスタム デザイン生成ツールを使用)
CORE Generator を介してプロジェクトを完全サポート
ChipScope Pro コアを簡単に ISE プロジェクトに統合可能
Core Inserter で CORE Generator をサポート
すべての ChipScope Pro ツールおよびコア (Serial I/O ツールキットを含む) で Virtex-5 FXT をサポート
Virtex-5 System Monitor コンソールが向上し、オンチップの温度、電圧、および外部センサの値を簡単に取り込み可能
Virtex-5 RocketIO GTP および GTX トランシーバに IBERT パラメータ スイープ機能を追加
TX および RX パラメータを指定し、最適な RocketIO トランシーバ設定を検索可能
自動的にすべての RX 位相サンプリング ポイントを試すことにより、位相マージンを決定する方法を提供
すべてのパラメータでの結果は、後処理用にファイルに保存
Windows XP Professional 32 ビット (英語版)
ISE Design Suite 10.1 統合インストーラでインストール
PPC440 を含む Virtex-5 FXT デバイスをサポート
System Generator for DSP 開発ツールとの統合を向上 : MicroBlaze™ v7 および PLBv46 の System Generator プロジェクトへの統合をサポート
MicroBlaze 用に LynuxWorks BlueCAT Linux を生成可能
Virtex-5 のハード IP ブロック (PPC440、TEMAC、PCIe) のシミュレーション モデルとして、IP-Protect モデルが使用されるようになりました。 これらのモデルは、secureip という新しいシミュレーション ライブラリに含まれます。
IP-Protect モデルを使用したシミュレーションを実行するには、混合言語シミュレーション ライセンスが必要です。
MicroBlaze バージョン v7.10a の改善点 : すべての命令およびデータ メモリ アクセスにザイリンクス Cache Link インターフェイスを使用可能
プロセッサ IP コア MPMCv4.00.a の新規バージョン v5.00a では、次の点が改善されています。
Virtex-5 FXT の PPC440 への接続用にメモリ インターフェイス ブロック (MIB) PIM を追加
ストリーミング ビデオ アプリケーション用に VFBC (Video Frame Buffer Controller) PIM を追加
DDR および DDR2 メモリ用の MIG v2.1 物理インターフェイスをアップグレード
SDRAM ECC のサポートを追加
このリリースの EDK には、次の一般的な改善点が含まれています。
Virtex-II Pro ファミリに対し、Base System Builder、アップデートされたデバッグ、LWIP を含め PLBv46 IP を完全にサポート
Base System Builder で Spartan-3A DSP 3400 開発ボードをサポート
RHEL3.0 プラットフォームのサポート
Redhat Linux RHEL 3 は、ISE および EDK のどちらでもサポートされていません。 このプラットフォームを使用し続けて libstdc++.so が見つからないというエラーが表示された場合は、$LD_LIBRARY_PATH 環境変数に $XILINX/lib/lin を追加してください。
Project Navigator へのエクスポートおよび Project Navigator からのインポートは、GUI ではサポートされなくなりました。 このフローは、EDK 8.1 から廃止予定でした。 エンベデッド サブシステムは、Project Navigator でモジュールとしてインスタンシエートしてください。
ファンアウトの大きいリセット ネットを最適化する XPS のプロジェクト設定は削除されました。 同等の効果を得るには、MAP の -register_duplication オプションを使用してください。
BSB で ML310 を使用した場合、デフォルトのバス周波数 100MHz のみがサポートされます。
Windows XP Professional 32 ビット (英語版)
System Generator と Project Navigator の統合
System Generator デザインを、Project Navigatorのデザインに新しいソース タイプを使用して簡単に組み込むことができるようになりました。また、System Generator デザインを Project Navigator から開くことができます。
DCM サポート
デザインに DCM を自動的に組み込むオプションが System Generator に追加されました。 オプションの DCM が設計者により削除された場合でも、生成されたデザインではシリコン上で使用可能な DCM が利用されます。
クロック ポートを最上位に取り出し、手動で DCM に接続することも可能です。
PLB46 のデュアル非同期クロック サポート
この機能により、デザインの DSP およびエンベデッド プロセッサ部分を異なるクロック レートで動作させることができます。
ランタイムの短縮
シミュレーションの初回初期化の速度を最大 2 倍まで向上
System Generator ブロックセットを読み込む速度が 10 倍向上
M ベース ハードウェア協調シミュレーション
ハードウェア協調シミュレーション用にコンパイルされた System Generator モデルを MATLAB M コード スクリプトに組み込み、コンフィギュレーションおよび使用可能、MATLAB からハードウェアへの呼び出しが可能
新規 IP モデル
FFT 5.0 - 既存のブロックに CP (Cyclic Prefix) の挿入を加えてアップデート
FIR Compiler 3.2 - Virtex-II および Spartan-3A のサポートを追加
Reset Generator - サンプリング レートを下げた同期リセット信号を生成する新規ブロック
CIC 1.1 - 新規ブロック
サードパーティ ツールのサポート
MATLAB 2007a および 2007b
Synplify Pro 8.9
ModelSim 6.3c
ネイティブ複素数サポート
ビルトインの複素数コーディング スタイルを使用して記述された MATLAB を、AccelDSP で合成できるようになりました。 サポートされる機能の詳細は、マニュアルを参照してください。 たとえば、次のようなコードを RTL に合成できます。
function y = my_design(x)
A = 3+4i;
y = (x + A) * -3i / 2;
ブロック RAM へのより効率的なマップ
1 つのサイクルでブロック RAM から 2 つの値を読み出し可能。各ブロック RAM からの読み出しスループットが 2 倍になりました。
サードパーティ ツールのサポート
MATLAB 2007a および 2007b
Synplify Pro 8.9
ModelSim 6.3c
Windows XP Professional 32 ビット (英語版)
PlanAhead 10.1 では、Virtex-5 FXT FPGA デバイスが完全にサポートされています。 新規デバイスの導入に応じて、PlanAhead のインクリメンタル 10.1x リリースでサポートしていく予定です。
その他のザイリンクス ソフトウェア ツールと一貫させ、使いやすさを向上させるため、PlanAhead のリリース方法およびライセンスを 10.1 から大幅に変更しました。
ザイリンクス統合インストーラ
PlanAhead は 10.1 ソフトウェア DVD に含まれ、統合インストーラでインストールできます。 ダウンロード サイトからダウンロードすることも可能です。
ISE 10.1 と共に、PlanAhead Lite が自動的にインストールされます。 詳細は、「PlanAhead Lite」セクションを参照してください。統合インストーラでは、正規版の PlanAhead もインストールできます。
FTP ベースのダウンロードは使用できなくなり、ほかのザイリンクス製品と同様 XilinxUpdate ユーティリティが使用されるようになりました。
ライセンス
その他のザイリンクス ソフトウェア ツールと一貫性を持たせるため、FLEXlm ライセンス マネージャが削除されました。 PlanAhead へのアクセスには、10.1 ISE ソフトウェア統合登録 ID が使用されます。 所有または購入されている PlanAhead の各シートに対し、登録 ID が送付されます。
FLEXlm が削除されたため、フローティング ライセンスが使用できなくなっています。 ユーザーのアクセスは、ザイリンクス ソフトウェア ライセンス契約により規定された ISE ソフトウェア製品へのアクセスに限られます。
統合インストーラおよび共通登録プロセスを使用して、60 日間の評価ライセンスを取得できます。
インクリメンタル リリース
その他のザイリンクス ソフトウェア ツールと一貫性を持たせるため、PlanAhead のインクリメンタル リリース ストラテジも大幅に変更されました。 これまでは、インクリメンタル リリースごとに異なるリリース キットが作成されており、 各インクリメンタル リリース (9.2.1、9.2.2、9.2.3 など) を個別にインストールする必要がありました。 今リリースから、現在のインストール ディレクトリに変更されたインクリメンタル リリース ファイルをインストールするオーバーレイ手法を使用しています。 XilinxUpdate を使用して PlanAhead の新しいリリースがあるかどうかを確認し、アップデートをダウンロードおよびインストールします。
高度な PlanAhead の機能のサブセットである PlanAhead Lite が ISE 10.1 に含まれており、 ISE と共に自動的にインストールされます。 PlanAhead Lite には、PinAhead による I/O ピン配置機能、 ExploreAhead によるデザイン解析、フロアプラン機能、インプリメンテーション制御機能が含まれます。
インストール後、Windows では PlanAhead デスクトップ アイコンまたは Windows の [スタート] メニューから PlanAhead Lite を起動できます。 Linux では、設定スクリプトを実行するか、PlanAhead のインストール bin ディレクトリを検索パスに追加し、 PlanAhead の起動には planahead コマンドを使用します。
PlanAhead と PlanAhead Lite は、基本的に同じ実行ファイルおよび環境です。 PlanAhead Lite では、PlanAhead の一部の機能がディスエーブルになっています。 PlanAhead Lite および PlanAhead の機能の詳細は、『PlanAhead User Guide』、『PlanAhead Lite Tutorial』、および『PlanAhead Release Notes』を参照してください。
PlanAhead Lite の機能の概要
PinAhead I/O ピン配置環境
PlanAhead のほとんどの解析機能 - 回路図、階層、ネットリスト、検索、プロパティ (TimeAhead およびメトリックは含まれない)
ExploreAhead インプリメンテーション環境 (複数プロセッサおよび複数ホストのサポートはなし、Pblock インプリメンテーションなし)
PlanAhead 機能の概要
RTL エラボレーション、構文チェック、リソース予測、および回路図の解析で HDL をインポート
TimeAhead スタティック タイミング解析
ExploreAhead 環境 (複数プロセッサおよび複数ホストのサポート、Pblock インプリメンテーションを含む)。 この機能は、将来のインクリメンタル 10.1x PlanAhead リリースで導入されるか改善される予定です。
デザイン メトリックの表示
Pblock および IP のエクスポート機能
PinAhead : PlanAhead 10.1 には、次に示す PinAhead 環境への向上点が含まれています。
ノイズの影響を受けやすいピンを自動的に使用禁止 : PinAhead で、適切な場合に自動的にピンが使用禁止に設定されるようになりました。 VREF ピンは、I/O バンクに適用された I/O 規格によって使用禁止になります。ギガビット トランシーバに隣接するピンでは、ノイズの問題が発生しやすくなります。 これらのピンは、ザイリンクスの GT に関する資料に記載されています。 GT が割り当てられると、PinAhead で隣接するピンにポートが配置されないように自動的に設定されます。
自動配置ルール : 自動 I/O ポート配置に新しい配置ルールが追加され、I/O ポートが適切に配置されるようになりました。
DCI カスケード接続制約 : DCI カスケード接続制約がサポートされ、ピンが制約に応じて割り当てられるようになりました。
DRC : I/O 関連の DRC がいくつか追加され、I/O ポートが正しく割り当てられているかを確実にチェックできます。
その他
ポート プロパティの [General] 画面でピン ロケーションを入力することにより、手動で I/O ポートを配置可能
I/O ポートを配置したときに、対応する VCCO の値が [Package Pins] ビューに表示されるようになりました。 この機能は、I/O ピンを配置する互換性のある I/O バンクを検索する際に便利です。
[Package Pins] ビューで Trace の列に表示される内部パッケージ配線が、長さではなく時間の増分で示されるようになりました。 この機能は、全体のパス遅延を計算するのに役立ちます。
レポート
[Run WASSO Analysis] ダイアログ ボックスにファイル名と場所を入力することにより、WASSO 解析レポートをテキスト ファイルにエクスポートできるようになりました。
[Pblock Properties] ビューのツールバーの [Save Pblock statistics to file] ボタンをクリックして、デザインまたは個々のモジュールのリソース使用率統計をファイルにエクスポートできるようになりました。
TimeAhead を向上 : TimeAhead スタティック タイミング解析を Virtex-5 および一部の Virtex-4 デザインのサポートが向上するよう改善しました。 以前の TimeAhead では、これらのデバイスにおいて特定のロジック コンストラクトで精度に問題がありました。
ExploreAhead でのリモート ホストのサポート : ExploreAhead 10.1 では、インプリメンテーションをリモート ホストで実行する機能が提供されています。 アクセスするリモート ホストのセットを定義できます。 実行を開始する際、各 ExploreAhead の実行にどのマシンを使用するかを指定できます。 この機能はスクリプト ベースであり、ssh コマンドを使用するので、Linux でのみサポートされます。 将来の 10.1.x で、Windows を含むsべてのプラットフォーム用に GUI サポートを追加する予定です。
RTL インポートおよび解析 : PlanAhead 10.1 には、RTL インポート、解析機能に加え、DesignAhead を使用して合成を起動する機能があります。 この機能により、RTL からビットストリームへのソリューションにおいて、プロジェクトで RTL をソースとして使用できます。
RTL のインポート : PlanAhead プロジェクトを Verilog、VHDL、またはその両方をソースとして使用して作成できるようになりました。 各ソース ファイルまたはディレクトリを選択できます。 ディレクトリを選択した場合は、そのディレクトリ内の関連するファイルすべてがプロジェクトに追加されます。 ディスク上のオリジナルのソース ファイルを使用するか、PlanAhead プロジェクトのディレクトリにソース ファイルをコピーできます。 プロジェクトをアーカイブまたは移動する場合は、プロジェクトに RTL ソース ファイルを含めるようにしてください。
HDL エディタ : 検索機能を備えた HDL テキスト エディタが組み込まれています。 ISE ソフトウェア ツールの RTL テンプレートを使用して、RTL ソースを作成できます。
RTL 解析 : PlanAhead 10.1 は、Verific® 社が提供する RTL パーサを利用しています。 この RTL パーサは広く使用されており、RTL をエラボレートして基本的なチェックを実行します。 コンパイルすると、PlanAhead 回路図および HDL エディタでデザインを解析できるようになります。 クロスプローブおよび検索機能を使用すると、RTL コードの問題を特定するのに役立ちます。 10.1.x リリースで、回路図を改善する予定です。
リソースの予測 : RTL をエラボレートしたら、必要なリソースを予測して、ターゲット デバイスの選択、デザイン サイズの把握に役立てることができます。 この予測は RTL のみに基づく初期の予測であり、合成およびインプリメンテーション後には変わる可能性があります。
Project Navigator から 1 つの操作でデバイスをプログラム可能
デバイスごとにプログラム プロパティを設定し、これらの設定を iMPACT プロジェクトに保存可能
XCF128 ザイリンクス パラレル PROM デバイスをサポート
PROM ファイルに任意のファイルを追加可能。
間接的な SPI フラッシュ プログラムおよび消去フローで Spartan-3E デバイスをサポート
ビットストリームのヘッダが変更され、iMPACT でステッピング レベルおよび IP コアのハードウェア タイムアウト ライセンス設定をチェック可能
LibUSB に基づく新しい Linux ドライバをザイリンクス Web サイトからダウンロードできます。詳細は、アンサー #25249 (http://japan.xilinx.com/support/answers/25249.htm) を参照してください。
プログラム ツールが、ISE Design Suite 10.1 インストーラで個別のインストール アイテムとして提供されるようになりました。
テクニカル サポートが必要な場合は、http://japan.xilinx.com/support にアクセスしてください。このサイトから、アンサー データベース、プロブレム ソルバー、フォーラムにアクセスし、問題解決に役立つ情報を入手できます。これらの情報を参照しても問題を解決できない場合は、ウェブケースを開いてテクニカル サポート エンジニアにご連絡ください。 ISE の最新情報は、ザイリンクス Web サイトの ISE 最新情報のページを参照してください。
リリース特定の詳細情報は、ソフトウェア マニュアル コレクションの『ISE 10.1 リリース ノートおよびインストール ガイド』を参照してください。 このガイドには、ISE 10.1 ソフトウェアの内容とインストール手順が説明されています。