Classic Timing Analyzer report for stopper
Mon Aug 31 05:10:59 2009
Quartus II Version 9.0 Build 235 06/17/2009 Service Pack 2 SJ Web Edition


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; Table of Contents ;
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  1. Legal Notice
  2. Timing Analyzer Summary
  3. Timing Analyzer Settings
  4. Clock Settings Summary
  5. Parallel Compilation
  6. Clock Setup: 'CLOCK_50'
  7. tsu
  8. tco
  9. th
 10. Timing Analyzer Messages



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; Legal Notice ;
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Copyright (C) 1991-2009 Altera Corporation
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and other software and tools, and its AMPP partner logic 
functions, and any output files from any of the foregoing 
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; Timing Analyzer Summary                                                                                                                                                    ;
+------------------------------+-------+---------------+----------------------------------+--------------+----------------------------+------------+----------+--------------+
; Type                         ; Slack ; Required Time ; Actual Time                      ; From         ; To                         ; From Clock ; To Clock ; Failed Paths ;
+------------------------------+-------+---------------+----------------------------------+--------------+----------------------------+------------+----------+--------------+
; Worst-case tsu               ; N/A   ; None          ; 3.822 ns                         ; KEY[0]       ; pulse_FSM:FSM|pulse_reg[0] ; --         ; CLOCK_50 ; 0            ;
; Worst-case tco               ; N/A   ; None          ; 7.648 ns                         ; shift_reg[4] ; LEDR[4]                    ; CLOCK_50   ; --       ; 0            ;
; Worst-case th                ; N/A   ; None          ; -3.473 ns                        ; KEY[1]       ; pulse_FSM:FSM|y_Q.S0       ; --         ; CLOCK_50 ; 0            ;
; Clock Setup: 'CLOCK_50'      ; N/A   ; None          ; 256.94 MHz ( period = 3.892 ns ) ; counter[4]   ; shift_reg[1]               ; CLOCK_50   ; CLOCK_50 ; 0            ;
; Total number of failed paths ;       ;               ;                                  ;              ;                            ;            ;          ; 0            ;
+------------------------------+-------+---------------+----------------------------------+--------------+----------------------------+------------+----------+--------------+


+--------------------------------------------------------------------------------------------------------------------+
; Timing Analyzer Settings                                                                                           ;
+---------------------------------------------------------------------+--------------------+------+----+-------------+
; Option                                                              ; Setting            ; From ; To ; Entity Name ;
+---------------------------------------------------------------------+--------------------+------+----+-------------+
; Device Name                                                         ; EP2C20F484C7       ;      ;    ;             ;
; Timing Models                                                       ; Final              ;      ;    ;             ;
; Default hold multicycle                                             ; Same as Multicycle ;      ;    ;             ;
; Cut paths between unrelated clock domains                           ; On                 ;      ;    ;             ;
; Cut off read during write signal paths                              ; On                 ;      ;    ;             ;
; Cut off feedback from I/O pins                                      ; On                 ;      ;    ;             ;
; Report Combined Fast/Slow Timing                                    ; Off                ;      ;    ;             ;
; Ignore Clock Settings                                               ; Off                ;      ;    ;             ;
; Analyze latches as synchronous elements                             ; On                 ;      ;    ;             ;
; Enable Recovery/Removal analysis                                    ; Off                ;      ;    ;             ;
; Enable Clock Latency                                                ; Off                ;      ;    ;             ;
; Use TimeQuest Timing Analyzer                                       ; Off                ;      ;    ;             ;
; Minimum Core Junction Temperature                                   ; 0                  ;      ;    ;             ;
; Maximum Core Junction Temperature                                   ; 85                 ;      ;    ;             ;
; Number of source nodes to report per destination node               ; 10                 ;      ;    ;             ;
; Number of destination nodes to report                               ; 10                 ;      ;    ;             ;
; Number of paths to report                                           ; 200                ;      ;    ;             ;
; Report Minimum Timing Checks                                        ; Off                ;      ;    ;             ;
; Use Fast Timing Models                                              ; Off                ;      ;    ;             ;
; Report IO Paths Separately                                          ; Off                ;      ;    ;             ;
; Perform Multicorner Analysis                                        ; On                 ;      ;    ;             ;
; Reports the worst-case path for each clock domain and analysis      ; Off                ;      ;    ;             ;
; Removes common clock path pessimism (CCPP) during slack computation ; Off                ;      ;    ;             ;
; Output I/O Timing Endpoint                                          ; Near End           ;      ;    ;             ;
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; Clock Settings Summary                                                                                                                                                             ;
+-----------------+--------------------+----------+------------------+---------------+--------------+----------+-----------------------+---------------------+--------+--------------+
; Clock Node Name ; Clock Setting Name ; Type     ; Fmax Requirement ; Early Latency ; Late Latency ; Based on ; Multiply Base Fmax by ; Divide Base Fmax by ; Offset ; Phase offset ;
+-----------------+--------------------+----------+------------------+---------------+--------------+----------+-----------------------+---------------------+--------+--------------+
; CLOCK_50        ;                    ; User Pin ; None             ; 0.000 ns      ; 0.000 ns     ; --       ; N/A                   ; N/A                 ; N/A    ;              ;
+-----------------+--------------------+----------+------------------+---------------+--------------+----------+-----------------------+---------------------+--------+--------------+


Parallel compilation was disabled, but you have multiple processors available. Enable parallel compilation to reduce compilation time.
+-------------------------------------+
; Parallel Compilation                ;
+----------------------------+--------+
; Processors                 ; Number ;
+----------------------------+--------+
; Number detected on machine ; 2      ;
; Maximum allowed            ; 1      ;
+----------------------------+--------+


+----------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------+
; Clock Setup: 'CLOCK_50'                                                                                                                                                                                                                ;
+-----------------------------------------+-----------------------------------------------------+-------------+--------------+------------+----------+-----------------------------+---------------------------+-------------------------+
; Slack                                   ; Actual fmax (period)                                ; From        ; To           ; From Clock ; To Clock ; Required Setup Relationship ; Required Longest P2P Time ; Actual Longest P2P Time ;
+-----------------------------------------+-----------------------------------------------------+-------------+--------------+------------+----------+-----------------------------+---------------------------+-------------------------+
; N/A                                     ; 256.94 MHz ( period = 3.892 ns )                    ; counter[4]  ; shift_reg[0] ; CLOCK_50   ; CLOCK_50 ; None                        ; None                      ; 3.653 ns                ;
; N/A                                     ; 256.94 MHz ( period = 3.892 ns )                    ; counter[4]  ; shift_reg[9] ; CLOCK_50   ; CLOCK_50 ; None                        ; None                      ; 3.653 ns                ;
; N/A                                     ; 256.94 MHz ( period = 3.892 ns )                    ; counter[4]  ; shift_reg[8] ; CLOCK_50   ; CLOCK_50 ; None                        ; None                      ; 3.653 ns                ;
; N/A                                     ; 256.94 MHz ( period = 3.892 ns )                    ; counter[4]  ; shift_reg[7] ; CLOCK_50   ; CLOCK_50 ; None                        ; None                      ; 3.653 ns                ;
; N/A                                     ; 256.94 MHz ( period = 3.892 ns )                    ; counter[4]  ; shift_reg[6] ; CLOCK_50   ; CLOCK_50 ; None                        ; None                      ; 3.653 ns                ;
; N/A                                     ; 256.94 MHz ( period = 3.892 ns )                    ; counter[4]  ; shift_reg[5] ; CLOCK_50   ; CLOCK_50 ; None                        ; None                      ; 3.653 ns                ;
; N/A                                     ; 256.94 MHz ( period = 3.892 ns )                    ; counter[4]  ; shift_reg[4] ; CLOCK_50   ; CLOCK_50 ; None                        ; None                      ; 3.653 ns                ;
; N/A                                     ; 256.94 MHz ( period = 3.892 ns )                    ; counter[4]  ; shift_reg[3] ; CLOCK_50   ; CLOCK_50 ; None                        ; None                      ; 3.653 ns                ;
; N/A                                     ; 256.94 MHz ( period = 3.892 ns )                    ; counter[4]  ; shift_reg[2] ; CLOCK_50   ; CLOCK_50 ; None                        ; None                      ; 3.653 ns                ;
; N/A                                     ; 256.94 MHz ( period = 3.892 ns )                    ; counter[4]  ; shift_reg[1] ; CLOCK_50   ; CLOCK_50 ; None                        ; None                      ; 3.653 ns                ;
; N/A                                     ; 258.87 MHz ( period = 3.863 ns )                    ; counter[13] ; shift_reg[0] ; CLOCK_50   ; CLOCK_50 ; None                        ; None                      ; 3.628 ns                ;
; N/A                                     ; 258.87 MHz ( period = 3.863 ns )                    ; counter[13] ; shift_reg[9] ; CLOCK_50   ; CLOCK_50 ; None                        ; None                      ; 3.628 ns                ;
; N/A                                     ; 258.87 MHz ( period = 3.863 ns )                    ; counter[13] ; shift_reg[8] ; CLOCK_50   ; CLOCK_50 ; None                        ; None                      ; 3.628 ns                ;
; N/A                                     ; 258.87 MHz ( period = 3.863 ns )                    ; counter[13] ; shift_reg[7] ; CLOCK_50   ; CLOCK_50 ; None                        ; None                      ; 3.628 ns                ;
; N/A                                     ; 258.87 MHz ( period = 3.863 ns )                    ; counter[13] ; shift_reg[6] ; CLOCK_50   ; CLOCK_50 ; None                        ; None                      ; 3.628 ns                ;
; N/A                                     ; 258.87 MHz ( period = 3.863 ns )                    ; counter[13] ; shift_reg[5] ; CLOCK_50   ; CLOCK_50 ; None                        ; None                      ; 3.628 ns                ;
; N/A                                     ; 258.87 MHz ( period = 3.863 ns )                    ; counter[13] ; shift_reg[4] ; CLOCK_50   ; CLOCK_50 ; None                        ; None                      ; 3.628 ns                ;
; N/A                                     ; 258.87 MHz ( period = 3.863 ns )                    ; counter[13] ; shift_reg[3] ; CLOCK_50   ; CLOCK_50 ; None                        ; None                      ; 3.628 ns                ;
; N/A                                     ; 258.87 MHz ( period = 3.863 ns )                    ; counter[13] ; shift_reg[2] ; CLOCK_50   ; CLOCK_50 ; None                        ; None                      ; 3.628 ns                ;
; N/A                                     ; 258.87 MHz ( period = 3.863 ns )                    ; counter[13] ; shift_reg[1] ; CLOCK_50   ; CLOCK_50 ; None                        ; None                      ; 3.628 ns                ;
; N/A                                     ; 269.11 MHz ( period = 3.716 ns )                    ; counter[10] ; shift_reg[0] ; CLOCK_50   ; CLOCK_50 ; None                        ; None                      ; 3.477 ns                ;
; N/A                                     ; 269.11 MHz ( period = 3.716 ns )                    ; counter[10] ; shift_reg[9] ; CLOCK_50   ; CLOCK_50 ; None                        ; None                      ; 3.477 ns                ;
; N/A                                     ; 269.11 MHz ( period = 3.716 ns )                    ; counter[10] ; shift_reg[8] ; CLOCK_50   ; CLOCK_50 ; None                        ; None                      ; 3.477 ns                ;
; N/A                                     ; 269.11 MHz ( period = 3.716 ns )                    ; counter[10] ; shift_reg[7] ; CLOCK_50   ; CLOCK_50 ; None                        ; None                      ; 3.477 ns                ;
; N/A                                     ; 269.11 MHz ( period = 3.716 ns )                    ; counter[10] ; shift_reg[6] ; CLOCK_50   ; CLOCK_50 ; None                        ; None                      ; 3.477 ns                ;
; N/A                                     ; 269.11 MHz ( period = 3.716 ns )                    ; counter[10] ; shift_reg[5] ; CLOCK_50   ; CLOCK_50 ; None                        ; None                      ; 3.477 ns                ;
; N/A                                     ; 269.11 MHz ( period = 3.716 ns )                    ; counter[10] ; shift_reg[4] ; CLOCK_50   ; CLOCK_50 ; None                        ; None                      ; 3.477 ns                ;
; N/A                                     ; 269.11 MHz ( period = 3.716 ns )                    ; counter[10] ; shift_reg[3] ; CLOCK_50   ; CLOCK_50 ; None                        ; None                      ; 3.477 ns                ;
; N/A                                     ; 269.11 MHz ( period = 3.716 ns )                    ; counter[10] ; shift_reg[2] ; CLOCK_50   ; CLOCK_50 ; None                        ; None                      ; 3.477 ns                ;
; N/A                                     ; 269.11 MHz ( period = 3.716 ns )                    ; counter[10] ; shift_reg[1] ; CLOCK_50   ; CLOCK_50 ; None                        ; None                      ; 3.477 ns                ;
; N/A                                     ; 270.71 MHz ( period = 3.694 ns )                    ; counter[5]  ; shift_reg[0] ; CLOCK_50   ; CLOCK_50 ; None                        ; None                      ; 3.455 ns                ;
; N/A                                     ; 270.71 MHz ( period = 3.694 ns )                    ; counter[5]  ; shift_reg[9] ; CLOCK_50   ; CLOCK_50 ; None                        ; None                      ; 3.455 ns                ;
; N/A                                     ; 270.71 MHz ( period = 3.694 ns )                    ; counter[5]  ; shift_reg[8] ; CLOCK_50   ; CLOCK_50 ; None                        ; None                      ; 3.455 ns                ;
; N/A                                     ; 270.71 MHz ( period = 3.694 ns )                    ; counter[5]  ; shift_reg[7] ; CLOCK_50   ; CLOCK_50 ; None                        ; None                      ; 3.455 ns                ;
; N/A                                     ; 270.71 MHz ( period = 3.694 ns )                    ; counter[5]  ; shift_reg[6] ; CLOCK_50   ; CLOCK_50 ; None                        ; None                      ; 3.455 ns                ;
; N/A                                     ; 270.71 MHz ( period = 3.694 ns )                    ; counter[5]  ; shift_reg[5] ; CLOCK_50   ; CLOCK_50 ; None                        ; None                      ; 3.455 ns                ;
; N/A                                     ; 270.71 MHz ( period = 3.694 ns )                    ; counter[5]  ; shift_reg[4] ; CLOCK_50   ; CLOCK_50 ; None                        ; None                      ; 3.455 ns                ;
; N/A                                     ; 270.71 MHz ( period = 3.694 ns )                    ; counter[5]  ; shift_reg[3] ; CLOCK_50   ; CLOCK_50 ; None                        ; None                      ; 3.455 ns                ;
; N/A                                     ; 270.71 MHz ( period = 3.694 ns )                    ; counter[5]  ; shift_reg[2] ; CLOCK_50   ; CLOCK_50 ; None                        ; None                      ; 3.455 ns                ;
; N/A                                     ; 270.71 MHz ( period = 3.694 ns )                    ; counter[5]  ; shift_reg[1] ; CLOCK_50   ; CLOCK_50 ; None                        ; None                      ; 3.455 ns                ;
; N/A                                     ; 271.15 MHz ( period = 3.688 ns )                    ; counter[1]  ; shift_reg[0] ; CLOCK_50   ; CLOCK_50 ; None                        ; None                      ; 3.449 ns                ;
; N/A                                     ; 271.15 MHz ( period = 3.688 ns )                    ; counter[1]  ; shift_reg[9] ; CLOCK_50   ; CLOCK_50 ; None                        ; None                      ; 3.449 ns                ;
; N/A                                     ; 271.15 MHz ( period = 3.688 ns )                    ; counter[1]  ; shift_reg[8] ; CLOCK_50   ; CLOCK_50 ; None                        ; None                      ; 3.449 ns                ;
; N/A                                     ; 271.15 MHz ( period = 3.688 ns )                    ; counter[1]  ; shift_reg[7] ; CLOCK_50   ; CLOCK_50 ; None                        ; None                      ; 3.449 ns                ;
; N/A                                     ; 271.15 MHz ( period = 3.688 ns )                    ; counter[1]  ; shift_reg[6] ; CLOCK_50   ; CLOCK_50 ; None                        ; None                      ; 3.449 ns                ;
; N/A                                     ; 271.15 MHz ( period = 3.688 ns )                    ; counter[1]  ; shift_reg[5] ; CLOCK_50   ; CLOCK_50 ; None                        ; None                      ; 3.449 ns                ;
; N/A                                     ; 271.15 MHz ( period = 3.688 ns )                    ; counter[1]  ; shift_reg[4] ; CLOCK_50   ; CLOCK_50 ; None                        ; None                      ; 3.449 ns                ;
; N/A                                     ; 271.15 MHz ( period = 3.688 ns )                    ; counter[1]  ; shift_reg[3] ; CLOCK_50   ; CLOCK_50 ; None                        ; None                      ; 3.449 ns                ;
; N/A                                     ; 271.15 MHz ( period = 3.688 ns )                    ; counter[1]  ; shift_reg[2] ; CLOCK_50   ; CLOCK_50 ; None                        ; None                      ; 3.449 ns                ;
; N/A                                     ; 271.15 MHz ( period = 3.688 ns )                    ; counter[1]  ; shift_reg[1] ; CLOCK_50   ; CLOCK_50 ; None                        ; None                      ; 3.449 ns                ;
; N/A                                     ; 271.44 MHz ( period = 3.684 ns )                    ; counter[9]  ; shift_reg[0] ; CLOCK_50   ; CLOCK_50 ; None                        ; None                      ; 3.445 ns                ;
; N/A                                     ; 271.44 MHz ( period = 3.684 ns )                    ; counter[9]  ; shift_reg[9] ; CLOCK_50   ; CLOCK_50 ; None                        ; None                      ; 3.445 ns                ;
; N/A                                     ; 271.44 MHz ( period = 3.684 ns )                    ; counter[9]  ; shift_reg[8] ; CLOCK_50   ; CLOCK_50 ; None                        ; None                      ; 3.445 ns                ;
; N/A                                     ; 271.44 MHz ( period = 3.684 ns )                    ; counter[9]  ; shift_reg[7] ; CLOCK_50   ; CLOCK_50 ; None                        ; None                      ; 3.445 ns                ;
; N/A                                     ; 271.44 MHz ( period = 3.684 ns )                    ; counter[9]  ; shift_reg[6] ; CLOCK_50   ; CLOCK_50 ; None                        ; None                      ; 3.445 ns                ;
; N/A                                     ; 271.44 MHz ( period = 3.684 ns )                    ; counter[9]  ; shift_reg[5] ; CLOCK_50   ; CLOCK_50 ; None                        ; None                      ; 3.445 ns                ;
; N/A                                     ; 271.44 MHz ( period = 3.684 ns )                    ; counter[9]  ; shift_reg[4] ; CLOCK_50   ; CLOCK_50 ; None                        ; None                      ; 3.445 ns                ;
; N/A                                     ; 271.44 MHz ( period = 3.684 ns )                    ; counter[9]  ; shift_reg[3] ; CLOCK_50   ; CLOCK_50 ; None                        ; None                      ; 3.445 ns                ;
; N/A                                     ; 271.44 MHz ( period = 3.684 ns )                    ; counter[9]  ; shift_reg[2] ; CLOCK_50   ; CLOCK_50 ; None                        ; None                      ; 3.445 ns                ;
; N/A                                     ; 271.44 MHz ( period = 3.684 ns )                    ; counter[9]  ; shift_reg[1] ; CLOCK_50   ; CLOCK_50 ; None                        ; None                      ; 3.445 ns                ;
; N/A                                     ; 272.85 MHz ( period = 3.665 ns )                    ; counter[8]  ; shift_reg[0] ; CLOCK_50   ; CLOCK_50 ; None                        ; None                      ; 3.426 ns                ;
; N/A                                     ; 272.85 MHz ( period = 3.665 ns )                    ; counter[8]  ; shift_reg[9] ; CLOCK_50   ; CLOCK_50 ; None                        ; None                      ; 3.426 ns                ;
; N/A                                     ; 272.85 MHz ( period = 3.665 ns )                    ; counter[8]  ; shift_reg[8] ; CLOCK_50   ; CLOCK_50 ; None                        ; None                      ; 3.426 ns                ;
; N/A                                     ; 272.85 MHz ( period = 3.665 ns )                    ; counter[8]  ; shift_reg[7] ; CLOCK_50   ; CLOCK_50 ; None                        ; None                      ; 3.426 ns                ;
; N/A                                     ; 272.85 MHz ( period = 3.665 ns )                    ; counter[8]  ; shift_reg[6] ; CLOCK_50   ; CLOCK_50 ; None                        ; None                      ; 3.426 ns                ;
; N/A                                     ; 272.85 MHz ( period = 3.665 ns )                    ; counter[8]  ; shift_reg[5] ; CLOCK_50   ; CLOCK_50 ; None                        ; None                      ; 3.426 ns                ;
; N/A                                     ; 272.85 MHz ( period = 3.665 ns )                    ; counter[8]  ; shift_reg[4] ; CLOCK_50   ; CLOCK_50 ; None                        ; None                      ; 3.426 ns                ;
; N/A                                     ; 272.85 MHz ( period = 3.665 ns )                    ; counter[8]  ; shift_reg[3] ; CLOCK_50   ; CLOCK_50 ; None                        ; None                      ; 3.426 ns                ;
; N/A                                     ; 272.85 MHz ( period = 3.665 ns )                    ; counter[8]  ; shift_reg[2] ; CLOCK_50   ; CLOCK_50 ; None                        ; None                      ; 3.426 ns                ;
; N/A                                     ; 272.85 MHz ( period = 3.665 ns )                    ; counter[8]  ; shift_reg[1] ; CLOCK_50   ; CLOCK_50 ; None                        ; None                      ; 3.426 ns                ;
; N/A                                     ; 277.24 MHz ( period = 3.607 ns )                    ; counter[3]  ; shift_reg[0] ; CLOCK_50   ; CLOCK_50 ; None                        ; None                      ; 3.368 ns                ;
; N/A                                     ; 277.24 MHz ( period = 3.607 ns )                    ; counter[3]  ; shift_reg[9] ; CLOCK_50   ; CLOCK_50 ; None                        ; None                      ; 3.368 ns                ;
; N/A                                     ; 277.24 MHz ( period = 3.607 ns )                    ; counter[3]  ; shift_reg[8] ; CLOCK_50   ; CLOCK_50 ; None                        ; None                      ; 3.368 ns                ;
; N/A                                     ; 277.24 MHz ( period = 3.607 ns )                    ; counter[3]  ; shift_reg[7] ; CLOCK_50   ; CLOCK_50 ; None                        ; None                      ; 3.368 ns                ;
; N/A                                     ; 277.24 MHz ( period = 3.607 ns )                    ; counter[3]  ; shift_reg[6] ; CLOCK_50   ; CLOCK_50 ; None                        ; None                      ; 3.368 ns                ;
; N/A                                     ; 277.24 MHz ( period = 3.607 ns )                    ; counter[3]  ; shift_reg[5] ; CLOCK_50   ; CLOCK_50 ; None                        ; None                      ; 3.368 ns                ;
; N/A                                     ; 277.24 MHz ( period = 3.607 ns )                    ; counter[3]  ; shift_reg[4] ; CLOCK_50   ; CLOCK_50 ; None                        ; None                      ; 3.368 ns                ;
; N/A                                     ; 277.24 MHz ( period = 3.607 ns )                    ; counter[3]  ; shift_reg[3] ; CLOCK_50   ; CLOCK_50 ; None                        ; None                      ; 3.368 ns                ;
; N/A                                     ; 277.24 MHz ( period = 3.607 ns )                    ; counter[3]  ; shift_reg[2] ; CLOCK_50   ; CLOCK_50 ; None                        ; None                      ; 3.368 ns                ;
; N/A                                     ; 277.24 MHz ( period = 3.607 ns )                    ; counter[3]  ; shift_reg[1] ; CLOCK_50   ; CLOCK_50 ; None                        ; None                      ; 3.368 ns                ;
; N/A                                     ; 279.88 MHz ( period = 3.573 ns )                    ; counter[11] ; shift_reg[0] ; CLOCK_50   ; CLOCK_50 ; None                        ; None                      ; 3.338 ns                ;
; N/A                                     ; 279.88 MHz ( period = 3.573 ns )                    ; counter[11] ; shift_reg[9] ; CLOCK_50   ; CLOCK_50 ; None                        ; None                      ; 3.338 ns                ;
; N/A                                     ; 279.88 MHz ( period = 3.573 ns )                    ; counter[11] ; shift_reg[8] ; CLOCK_50   ; CLOCK_50 ; None                        ; None                      ; 3.338 ns                ;
; N/A                                     ; 279.88 MHz ( period = 3.573 ns )                    ; counter[11] ; shift_reg[7] ; CLOCK_50   ; CLOCK_50 ; None                        ; None                      ; 3.338 ns                ;
; N/A                                     ; 279.88 MHz ( period = 3.573 ns )                    ; counter[11] ; shift_reg[6] ; CLOCK_50   ; CLOCK_50 ; None                        ; None                      ; 3.338 ns                ;
; N/A                                     ; 279.88 MHz ( period = 3.573 ns )                    ; counter[11] ; shift_reg[5] ; CLOCK_50   ; CLOCK_50 ; None                        ; None                      ; 3.338 ns                ;
; N/A                                     ; 279.88 MHz ( period = 3.573 ns )                    ; counter[11] ; shift_reg[4] ; CLOCK_50   ; CLOCK_50 ; None                        ; None                      ; 3.338 ns                ;
; N/A                                     ; 279.88 MHz ( period = 3.573 ns )                    ; counter[11] ; shift_reg[3] ; CLOCK_50   ; CLOCK_50 ; None                        ; None                      ; 3.338 ns                ;
; N/A                                     ; 279.88 MHz ( period = 3.573 ns )                    ; counter[11] ; shift_reg[2] ; CLOCK_50   ; CLOCK_50 ; None                        ; None                      ; 3.338 ns                ;
; N/A                                     ; 279.88 MHz ( period = 3.573 ns )                    ; counter[11] ; shift_reg[1] ; CLOCK_50   ; CLOCK_50 ; None                        ; None                      ; 3.338 ns                ;
; N/A                                     ; 284.50 MHz ( period = 3.515 ns )                    ; counter[12] ; shift_reg[0] ; CLOCK_50   ; CLOCK_50 ; None                        ; None                      ; 3.280 ns                ;
; N/A                                     ; 284.50 MHz ( period = 3.515 ns )                    ; counter[12] ; shift_reg[9] ; CLOCK_50   ; CLOCK_50 ; None                        ; None                      ; 3.280 ns                ;
; N/A                                     ; 284.50 MHz ( period = 3.515 ns )                    ; counter[12] ; shift_reg[8] ; CLOCK_50   ; CLOCK_50 ; None                        ; None                      ; 3.280 ns                ;
; N/A                                     ; 284.50 MHz ( period = 3.515 ns )                    ; counter[12] ; shift_reg[7] ; CLOCK_50   ; CLOCK_50 ; None                        ; None                      ; 3.280 ns                ;
; N/A                                     ; 284.50 MHz ( period = 3.515 ns )                    ; counter[12] ; shift_reg[6] ; CLOCK_50   ; CLOCK_50 ; None                        ; None                      ; 3.280 ns                ;
; N/A                                     ; 284.50 MHz ( period = 3.515 ns )                    ; counter[12] ; shift_reg[5] ; CLOCK_50   ; CLOCK_50 ; None                        ; None                      ; 3.280 ns                ;
; N/A                                     ; 284.50 MHz ( period = 3.515 ns )                    ; counter[12] ; shift_reg[4] ; CLOCK_50   ; CLOCK_50 ; None                        ; None                      ; 3.280 ns                ;
; N/A                                     ; 284.50 MHz ( period = 3.515 ns )                    ; counter[12] ; shift_reg[3] ; CLOCK_50   ; CLOCK_50 ; None                        ; None                      ; 3.280 ns                ;
; N/A                                     ; 284.50 MHz ( period = 3.515 ns )                    ; counter[12] ; shift_reg[2] ; CLOCK_50   ; CLOCK_50 ; None                        ; None                      ; 3.280 ns                ;
; N/A                                     ; 284.50 MHz ( period = 3.515 ns )                    ; counter[12] ; shift_reg[1] ; CLOCK_50   ; CLOCK_50 ; None                        ; None                      ; 3.280 ns                ;
; N/A                                     ; 285.55 MHz ( period = 3.502 ns )                    ; counter[2]  ; shift_reg[0] ; CLOCK_50   ; CLOCK_50 ; None                        ; None                      ; 3.263 ns                ;
; N/A                                     ; 285.55 MHz ( period = 3.502 ns )                    ; counter[2]  ; shift_reg[9] ; CLOCK_50   ; CLOCK_50 ; None                        ; None                      ; 3.263 ns                ;
; N/A                                     ; 285.55 MHz ( period = 3.502 ns )                    ; counter[2]  ; shift_reg[8] ; CLOCK_50   ; CLOCK_50 ; None                        ; None                      ; 3.263 ns                ;
; N/A                                     ; 285.55 MHz ( period = 3.502 ns )                    ; counter[2]  ; shift_reg[7] ; CLOCK_50   ; CLOCK_50 ; None                        ; None                      ; 3.263 ns                ;
; N/A                                     ; 285.55 MHz ( period = 3.502 ns )                    ; counter[2]  ; shift_reg[6] ; CLOCK_50   ; CLOCK_50 ; None                        ; None                      ; 3.263 ns                ;
; N/A                                     ; 285.55 MHz ( period = 3.502 ns )                    ; counter[2]  ; shift_reg[5] ; CLOCK_50   ; CLOCK_50 ; None                        ; None                      ; 3.263 ns                ;
; N/A                                     ; 285.55 MHz ( period = 3.502 ns )                    ; counter[2]  ; shift_reg[4] ; CLOCK_50   ; CLOCK_50 ; None                        ; None                      ; 3.263 ns                ;
; N/A                                     ; 285.55 MHz ( period = 3.502 ns )                    ; counter[2]  ; shift_reg[3] ; CLOCK_50   ; CLOCK_50 ; None                        ; None                      ; 3.263 ns                ;
; N/A                                     ; 285.55 MHz ( period = 3.502 ns )                    ; counter[2]  ; shift_reg[2] ; CLOCK_50   ; CLOCK_50 ; None                        ; None                      ; 3.263 ns                ;
; N/A                                     ; 285.55 MHz ( period = 3.502 ns )                    ; counter[2]  ; shift_reg[1] ; CLOCK_50   ; CLOCK_50 ; None                        ; None                      ; 3.263 ns                ;
; N/A                                     ; 288.43 MHz ( period = 3.467 ns )                    ; go          ; shift_reg[0] ; CLOCK_50   ; CLOCK_50 ; None                        ; None                      ; 3.232 ns                ;
; N/A                                     ; 288.43 MHz ( period = 3.467 ns )                    ; go          ; shift_reg[9] ; CLOCK_50   ; CLOCK_50 ; None                        ; None                      ; 3.232 ns                ;
; N/A                                     ; 288.43 MHz ( period = 3.467 ns )                    ; go          ; shift_reg[8] ; CLOCK_50   ; CLOCK_50 ; None                        ; None                      ; 3.232 ns                ;
; N/A                                     ; 288.43 MHz ( period = 3.467 ns )                    ; go          ; shift_reg[7] ; CLOCK_50   ; CLOCK_50 ; None                        ; None                      ; 3.232 ns                ;
; N/A                                     ; 288.43 MHz ( period = 3.467 ns )                    ; go          ; shift_reg[6] ; CLOCK_50   ; CLOCK_50 ; None                        ; None                      ; 3.232 ns                ;
; N/A                                     ; 288.43 MHz ( period = 3.467 ns )                    ; go          ; shift_reg[5] ; CLOCK_50   ; CLOCK_50 ; None                        ; None                      ; 3.232 ns                ;
; N/A                                     ; 288.43 MHz ( period = 3.467 ns )                    ; go          ; shift_reg[4] ; CLOCK_50   ; CLOCK_50 ; None                        ; None                      ; 3.232 ns                ;
; N/A                                     ; 288.43 MHz ( period = 3.467 ns )                    ; go          ; shift_reg[3] ; CLOCK_50   ; CLOCK_50 ; None                        ; None                      ; 3.232 ns                ;
; N/A                                     ; 288.43 MHz ( period = 3.467 ns )                    ; go          ; shift_reg[2] ; CLOCK_50   ; CLOCK_50 ; None                        ; None                      ; 3.232 ns                ;
; N/A                                     ; 288.43 MHz ( period = 3.467 ns )                    ; go          ; shift_reg[1] ; CLOCK_50   ; CLOCK_50 ; None                        ; None                      ; 3.232 ns                ;
; N/A                                     ; 288.60 MHz ( period = 3.465 ns )                    ; counter[14] ; shift_reg[0] ; CLOCK_50   ; CLOCK_50 ; None                        ; None                      ; 3.230 ns                ;
; N/A                                     ; 288.60 MHz ( period = 3.465 ns )                    ; counter[14] ; shift_reg[9] ; CLOCK_50   ; CLOCK_50 ; None                        ; None                      ; 3.230 ns                ;
; N/A                                     ; 288.60 MHz ( period = 3.465 ns )                    ; counter[14] ; shift_reg[8] ; CLOCK_50   ; CLOCK_50 ; None                        ; None                      ; 3.230 ns                ;
; N/A                                     ; 288.60 MHz ( period = 3.465 ns )                    ; counter[14] ; shift_reg[7] ; CLOCK_50   ; CLOCK_50 ; None                        ; None                      ; 3.230 ns                ;
; N/A                                     ; 288.60 MHz ( period = 3.465 ns )                    ; counter[14] ; shift_reg[6] ; CLOCK_50   ; CLOCK_50 ; None                        ; None                      ; 3.230 ns                ;
; N/A                                     ; 288.60 MHz ( period = 3.465 ns )                    ; counter[14] ; shift_reg[5] ; CLOCK_50   ; CLOCK_50 ; None                        ; None                      ; 3.230 ns                ;
; N/A                                     ; 288.60 MHz ( period = 3.465 ns )                    ; counter[14] ; shift_reg[4] ; CLOCK_50   ; CLOCK_50 ; None                        ; None                      ; 3.230 ns                ;
; N/A                                     ; 288.60 MHz ( period = 3.465 ns )                    ; counter[14] ; shift_reg[3] ; CLOCK_50   ; CLOCK_50 ; None                        ; None                      ; 3.230 ns                ;
; N/A                                     ; 288.60 MHz ( period = 3.465 ns )                    ; counter[14] ; shift_reg[2] ; CLOCK_50   ; CLOCK_50 ; None                        ; None                      ; 3.230 ns                ;
; N/A                                     ; 288.60 MHz ( period = 3.465 ns )                    ; counter[14] ; shift_reg[1] ; CLOCK_50   ; CLOCK_50 ; None                        ; None                      ; 3.230 ns                ;
; N/A                                     ; 294.03 MHz ( period = 3.401 ns )                    ; counter[1]  ; counter[20]  ; CLOCK_50   ; CLOCK_50 ; None                        ; None                      ; 3.158 ns                ;
; N/A                                     ; 294.90 MHz ( period = 3.391 ns )                    ; counter[16] ; shift_reg[0] ; CLOCK_50   ; CLOCK_50 ; None                        ; None                      ; 3.156 ns                ;
; N/A                                     ; 294.90 MHz ( period = 3.391 ns )                    ; counter[16] ; shift_reg[9] ; CLOCK_50   ; CLOCK_50 ; None                        ; None                      ; 3.156 ns                ;
; N/A                                     ; 294.90 MHz ( period = 3.391 ns )                    ; counter[16] ; shift_reg[8] ; CLOCK_50   ; CLOCK_50 ; None                        ; None                      ; 3.156 ns                ;
; N/A                                     ; 294.90 MHz ( period = 3.391 ns )                    ; counter[16] ; shift_reg[7] ; CLOCK_50   ; CLOCK_50 ; None                        ; None                      ; 3.156 ns                ;
; N/A                                     ; 294.90 MHz ( period = 3.391 ns )                    ; counter[16] ; shift_reg[6] ; CLOCK_50   ; CLOCK_50 ; None                        ; None                      ; 3.156 ns                ;
; N/A                                     ; 294.90 MHz ( period = 3.391 ns )                    ; counter[16] ; shift_reg[5] ; CLOCK_50   ; CLOCK_50 ; None                        ; None                      ; 3.156 ns                ;
; N/A                                     ; 294.90 MHz ( period = 3.391 ns )                    ; counter[16] ; shift_reg[4] ; CLOCK_50   ; CLOCK_50 ; None                        ; None                      ; 3.156 ns                ;
; N/A                                     ; 294.90 MHz ( period = 3.391 ns )                    ; counter[16] ; shift_reg[3] ; CLOCK_50   ; CLOCK_50 ; None                        ; None                      ; 3.156 ns                ;
; N/A                                     ; 294.90 MHz ( period = 3.391 ns )                    ; counter[16] ; shift_reg[2] ; CLOCK_50   ; CLOCK_50 ; None                        ; None                      ; 3.156 ns                ;
; N/A                                     ; 294.90 MHz ( period = 3.391 ns )                    ; counter[16] ; shift_reg[1] ; CLOCK_50   ; CLOCK_50 ; None                        ; None                      ; 3.156 ns                ;
; N/A                                     ; 297.44 MHz ( period = 3.362 ns )                    ; counter[0]  ; counter[20]  ; CLOCK_50   ; CLOCK_50 ; None                        ; None                      ; 3.119 ns                ;
; N/A                                     ; 298.78 MHz ( period = 3.347 ns )                    ; counter[7]  ; shift_reg[0] ; CLOCK_50   ; CLOCK_50 ; None                        ; None                      ; 3.108 ns                ;
; N/A                                     ; 298.78 MHz ( period = 3.347 ns )                    ; counter[18] ; shift_reg[0] ; CLOCK_50   ; CLOCK_50 ; None                        ; None                      ; 3.112 ns                ;
; N/A                                     ; 298.78 MHz ( period = 3.347 ns )                    ; counter[7]  ; shift_reg[9] ; CLOCK_50   ; CLOCK_50 ; None                        ; None                      ; 3.108 ns                ;
; N/A                                     ; 298.78 MHz ( period = 3.347 ns )                    ; counter[18] ; shift_reg[9] ; CLOCK_50   ; CLOCK_50 ; None                        ; None                      ; 3.112 ns                ;
; N/A                                     ; 298.78 MHz ( period = 3.347 ns )                    ; counter[7]  ; shift_reg[8] ; CLOCK_50   ; CLOCK_50 ; None                        ; None                      ; 3.108 ns                ;
; N/A                                     ; 298.78 MHz ( period = 3.347 ns )                    ; counter[18] ; shift_reg[8] ; CLOCK_50   ; CLOCK_50 ; None                        ; None                      ; 3.112 ns                ;
; N/A                                     ; 298.78 MHz ( period = 3.347 ns )                    ; counter[7]  ; shift_reg[7] ; CLOCK_50   ; CLOCK_50 ; None                        ; None                      ; 3.108 ns                ;
; N/A                                     ; 298.78 MHz ( period = 3.347 ns )                    ; counter[18] ; shift_reg[7] ; CLOCK_50   ; CLOCK_50 ; None                        ; None                      ; 3.112 ns                ;
; N/A                                     ; 298.78 MHz ( period = 3.347 ns )                    ; counter[7]  ; shift_reg[6] ; CLOCK_50   ; CLOCK_50 ; None                        ; None                      ; 3.108 ns                ;
; N/A                                     ; 298.78 MHz ( period = 3.347 ns )                    ; counter[18] ; shift_reg[6] ; CLOCK_50   ; CLOCK_50 ; None                        ; None                      ; 3.112 ns                ;
; N/A                                     ; 298.78 MHz ( period = 3.347 ns )                    ; counter[7]  ; shift_reg[5] ; CLOCK_50   ; CLOCK_50 ; None                        ; None                      ; 3.108 ns                ;
; N/A                                     ; 298.78 MHz ( period = 3.347 ns )                    ; counter[18] ; shift_reg[5] ; CLOCK_50   ; CLOCK_50 ; None                        ; None                      ; 3.112 ns                ;
; N/A                                     ; 298.78 MHz ( period = 3.347 ns )                    ; counter[7]  ; shift_reg[4] ; CLOCK_50   ; CLOCK_50 ; None                        ; None                      ; 3.108 ns                ;
; N/A                                     ; 298.78 MHz ( period = 3.347 ns )                    ; counter[18] ; shift_reg[4] ; CLOCK_50   ; CLOCK_50 ; None                        ; None                      ; 3.112 ns                ;
; N/A                                     ; 298.78 MHz ( period = 3.347 ns )                    ; counter[7]  ; shift_reg[3] ; CLOCK_50   ; CLOCK_50 ; None                        ; None                      ; 3.108 ns                ;
; N/A                                     ; 298.78 MHz ( period = 3.347 ns )                    ; counter[18] ; shift_reg[3] ; CLOCK_50   ; CLOCK_50 ; None                        ; None                      ; 3.112 ns                ;
; N/A                                     ; 298.78 MHz ( period = 3.347 ns )                    ; counter[7]  ; shift_reg[2] ; CLOCK_50   ; CLOCK_50 ; None                        ; None                      ; 3.108 ns                ;
; N/A                                     ; 298.78 MHz ( period = 3.347 ns )                    ; counter[18] ; shift_reg[2] ; CLOCK_50   ; CLOCK_50 ; None                        ; None                      ; 3.112 ns                ;
; N/A                                     ; 298.78 MHz ( period = 3.347 ns )                    ; counter[7]  ; shift_reg[1] ; CLOCK_50   ; CLOCK_50 ; None                        ; None                      ; 3.108 ns                ;
; N/A                                     ; 298.78 MHz ( period = 3.347 ns )                    ; counter[18] ; shift_reg[1] ; CLOCK_50   ; CLOCK_50 ; None                        ; None                      ; 3.112 ns                ;
; N/A                                     ; 301.11 MHz ( period = 3.321 ns )                    ; counter[1]  ; counter[19]  ; CLOCK_50   ; CLOCK_50 ; None                        ; None                      ; 3.078 ns                ;
; N/A                                     ; 302.85 MHz ( period = 3.302 ns )                    ; counter[6]  ; shift_reg[0] ; CLOCK_50   ; CLOCK_50 ; None                        ; None                      ; 3.063 ns                ;
; N/A                                     ; 302.85 MHz ( period = 3.302 ns )                    ; counter[6]  ; shift_reg[9] ; CLOCK_50   ; CLOCK_50 ; None                        ; None                      ; 3.063 ns                ;
; N/A                                     ; 302.85 MHz ( period = 3.302 ns )                    ; counter[6]  ; shift_reg[8] ; CLOCK_50   ; CLOCK_50 ; None                        ; None                      ; 3.063 ns                ;
; N/A                                     ; 302.85 MHz ( period = 3.302 ns )                    ; counter[6]  ; shift_reg[7] ; CLOCK_50   ; CLOCK_50 ; None                        ; None                      ; 3.063 ns                ;
; N/A                                     ; 302.85 MHz ( period = 3.302 ns )                    ; counter[6]  ; shift_reg[6] ; CLOCK_50   ; CLOCK_50 ; None                        ; None                      ; 3.063 ns                ;
; N/A                                     ; 302.85 MHz ( period = 3.302 ns )                    ; counter[6]  ; shift_reg[5] ; CLOCK_50   ; CLOCK_50 ; None                        ; None                      ; 3.063 ns                ;
; N/A                                     ; 302.85 MHz ( period = 3.302 ns )                    ; counter[6]  ; shift_reg[4] ; CLOCK_50   ; CLOCK_50 ; None                        ; None                      ; 3.063 ns                ;
; N/A                                     ; 302.85 MHz ( period = 3.302 ns )                    ; counter[6]  ; shift_reg[3] ; CLOCK_50   ; CLOCK_50 ; None                        ; None                      ; 3.063 ns                ;
; N/A                                     ; 302.85 MHz ( period = 3.302 ns )                    ; counter[6]  ; shift_reg[2] ; CLOCK_50   ; CLOCK_50 ; None                        ; None                      ; 3.063 ns                ;
; N/A                                     ; 302.85 MHz ( period = 3.302 ns )                    ; counter[6]  ; shift_reg[1] ; CLOCK_50   ; CLOCK_50 ; None                        ; None                      ; 3.063 ns                ;
; N/A                                     ; 304.14 MHz ( period = 3.288 ns )                    ; counter[2]  ; counter[20]  ; CLOCK_50   ; CLOCK_50 ; None                        ; None                      ; 3.045 ns                ;
; N/A                                     ; 304.41 MHz ( period = 3.285 ns )                    ; counter[0]  ; shift_reg[0] ; CLOCK_50   ; CLOCK_50 ; None                        ; None                      ; 3.046 ns                ;
; N/A                                     ; 304.41 MHz ( period = 3.285 ns )                    ; counter[0]  ; shift_reg[9] ; CLOCK_50   ; CLOCK_50 ; None                        ; None                      ; 3.046 ns                ;
; N/A                                     ; 304.41 MHz ( period = 3.285 ns )                    ; counter[0]  ; shift_reg[8] ; CLOCK_50   ; CLOCK_50 ; None                        ; None                      ; 3.046 ns                ;
; N/A                                     ; 304.41 MHz ( period = 3.285 ns )                    ; counter[0]  ; shift_reg[7] ; CLOCK_50   ; CLOCK_50 ; None                        ; None                      ; 3.046 ns                ;
; N/A                                     ; 304.41 MHz ( period = 3.285 ns )                    ; counter[0]  ; shift_reg[6] ; CLOCK_50   ; CLOCK_50 ; None                        ; None                      ; 3.046 ns                ;
; N/A                                     ; 304.41 MHz ( period = 3.285 ns )                    ; counter[0]  ; shift_reg[5] ; CLOCK_50   ; CLOCK_50 ; None                        ; None                      ; 3.046 ns                ;
; N/A                                     ; 304.41 MHz ( period = 3.285 ns )                    ; counter[0]  ; shift_reg[4] ; CLOCK_50   ; CLOCK_50 ; None                        ; None                      ; 3.046 ns                ;
; N/A                                     ; 304.41 MHz ( period = 3.285 ns )                    ; counter[0]  ; shift_reg[3] ; CLOCK_50   ; CLOCK_50 ; None                        ; None                      ; 3.046 ns                ;
; N/A                                     ; 304.41 MHz ( period = 3.285 ns )                    ; counter[0]  ; shift_reg[2] ; CLOCK_50   ; CLOCK_50 ; None                        ; None                      ; 3.046 ns                ;
; N/A                                     ; 304.41 MHz ( period = 3.285 ns )                    ; counter[0]  ; shift_reg[1] ; CLOCK_50   ; CLOCK_50 ; None                        ; None                      ; 3.046 ns                ;
; N/A                                     ; 304.69 MHz ( period = 3.282 ns )                    ; counter[0]  ; counter[19]  ; CLOCK_50   ; CLOCK_50 ; None                        ; None                      ; 3.039 ns                ;
; N/A                                     ; 311.72 MHz ( period = 3.208 ns )                    ; counter[2]  ; counter[19]  ; CLOCK_50   ; CLOCK_50 ; None                        ; None                      ; 2.965 ns                ;
; N/A                                     ; 314.27 MHz ( period = 3.182 ns )                    ; counter[15] ; shift_reg[0] ; CLOCK_50   ; CLOCK_50 ; None                        ; None                      ; 2.947 ns                ;
; N/A                                     ; 314.27 MHz ( period = 3.182 ns )                    ; counter[15] ; shift_reg[9] ; CLOCK_50   ; CLOCK_50 ; None                        ; None                      ; 2.947 ns                ;
; N/A                                     ; 314.27 MHz ( period = 3.182 ns )                    ; counter[15] ; shift_reg[8] ; CLOCK_50   ; CLOCK_50 ; None                        ; None                      ; 2.947 ns                ;
; N/A                                     ; 314.27 MHz ( period = 3.182 ns )                    ; counter[15] ; shift_reg[7] ; CLOCK_50   ; CLOCK_50 ; None                        ; None                      ; 2.947 ns                ;
; N/A                                     ; 314.27 MHz ( period = 3.182 ns )                    ; counter[15] ; shift_reg[6] ; CLOCK_50   ; CLOCK_50 ; None                        ; None                      ; 2.947 ns                ;
; N/A                                     ; 314.27 MHz ( period = 3.182 ns )                    ; counter[15] ; shift_reg[5] ; CLOCK_50   ; CLOCK_50 ; None                        ; None                      ; 2.947 ns                ;
; N/A                                     ; 314.27 MHz ( period = 3.182 ns )                    ; counter[15] ; shift_reg[4] ; CLOCK_50   ; CLOCK_50 ; None                        ; None                      ; 2.947 ns                ;
; N/A                                     ; 314.27 MHz ( period = 3.182 ns )                    ; counter[15] ; shift_reg[3] ; CLOCK_50   ; CLOCK_50 ; None                        ; None                      ; 2.947 ns                ;
; N/A                                     ; 314.27 MHz ( period = 3.182 ns )                    ; counter[15] ; shift_reg[2] ; CLOCK_50   ; CLOCK_50 ; None                        ; None                      ; 2.947 ns                ;
; N/A                                     ; 314.27 MHz ( period = 3.182 ns )                    ; counter[15] ; shift_reg[1] ; CLOCK_50   ; CLOCK_50 ; None                        ; None                      ; 2.947 ns                ;
; N/A                                     ; 316.96 MHz ( period = 3.155 ns )                    ; counter[3]  ; counter[20]  ; CLOCK_50   ; CLOCK_50 ; None                        ; None                      ; 2.912 ns                ;
; N/A                                     ; 317.76 MHz ( period = 3.147 ns )                    ; counter[1]  ; counter[18]  ; CLOCK_50   ; CLOCK_50 ; None                        ; None                      ; 2.904 ns                ;
; N/A                                     ; 321.75 MHz ( period = 3.108 ns )                    ; counter[0]  ; counter[18]  ; CLOCK_50   ; CLOCK_50 ; None                        ; None                      ; 2.865 ns                ;
; N/A                                     ; 325.20 MHz ( period = 3.075 ns )                    ; counter[3]  ; counter[19]  ; CLOCK_50   ; CLOCK_50 ; None                        ; None                      ; 2.832 ns                ;
; Timing analysis restricted to 200 rows. ; To change the limit use Settings (Assignments menu) ;             ;              ;            ;          ;                             ;                           ;                         ;
+-----------------------------------------+-----------------------------------------------------+-------------+--------------+------------+----------+-----------------------------+---------------------------+-------------------------+


+------------------------------------------------------------------------------------+
; tsu                                                                                ;
+-------+--------------+------------+--------+----------------------------+----------+
; Slack ; Required tsu ; Actual tsu ; From   ; To                         ; To Clock ;
+-------+--------------+------------+--------+----------------------------+----------+
; N/A   ; None         ; 3.822 ns   ; KEY[0] ; pulse_FSM:FSM|pulse_reg[0] ; CLOCK_50 ;
; N/A   ; None         ; 3.721 ns   ; KEY[1] ; pulse_FSM:FSM|y_Q.S1       ; CLOCK_50 ;
; N/A   ; None         ; 3.721 ns   ; KEY[1] ; pulse_FSM:FSM|y_Q.S0       ; CLOCK_50 ;
+-------+--------------+------------+--------+----------------------------+----------+


+-------------------------------------------------------------------------+
; tco                                                                     ;
+-------+--------------+------------+--------------+---------+------------+
; Slack ; Required tco ; Actual tco ; From         ; To      ; From Clock ;
+-------+--------------+------------+--------------+---------+------------+
; N/A   ; None         ; 7.648 ns   ; shift_reg[4] ; LEDR[4] ; CLOCK_50   ;
; N/A   ; None         ; 7.438 ns   ; shift_reg[7] ; LEDR[7] ; CLOCK_50   ;
; N/A   ; None         ; 7.306 ns   ; shift_reg[3] ; LEDR[3] ; CLOCK_50   ;
; N/A   ; None         ; 7.274 ns   ; shift_reg[6] ; LEDR[6] ; CLOCK_50   ;
; N/A   ; None         ; 7.251 ns   ; shift_reg[5] ; LEDR[5] ; CLOCK_50   ;
; N/A   ; None         ; 7.246 ns   ; shift_reg[9] ; LEDR[9] ; CLOCK_50   ;
; N/A   ; None         ; 7.242 ns   ; shift_reg[2] ; LEDR[2] ; CLOCK_50   ;
; N/A   ; None         ; 7.094 ns   ; shift_reg[8] ; LEDR[8] ; CLOCK_50   ;
; N/A   ; None         ; 6.913 ns   ; shift_reg[1] ; LEDR[1] ; CLOCK_50   ;
; N/A   ; None         ; 6.572 ns   ; shift_reg[0] ; LEDR[0] ; CLOCK_50   ;
+-------+--------------+------------+--------------+---------+------------+


+------------------------------------------------------------------------------------------+
; th                                                                                       ;
+---------------+-------------+-----------+--------+----------------------------+----------+
; Minimum Slack ; Required th ; Actual th ; From   ; To                         ; To Clock ;
+---------------+-------------+-----------+--------+----------------------------+----------+
; N/A           ; None        ; -3.473 ns ; KEY[1] ; pulse_FSM:FSM|y_Q.S1       ; CLOCK_50 ;
; N/A           ; None        ; -3.473 ns ; KEY[1] ; pulse_FSM:FSM|y_Q.S0       ; CLOCK_50 ;
; N/A           ; None        ; -3.574 ns ; KEY[0] ; pulse_FSM:FSM|pulse_reg[0] ; CLOCK_50 ;
+---------------+-------------+-----------+--------+----------------------------+----------+


+--------------------------+
; Timing Analyzer Messages ;
+--------------------------+
Info: *******************************************************************
Info: Running Quartus II Classic Timing Analyzer
    Info: Version 9.0 Build 235 06/17/2009 Service Pack 2 SJ Web Edition
    Info: Processing started: Mon Aug 31 05:10:58 2009
Info: Command: quartus_tan --read_settings_files=off --write_settings_files=off stopper -c stopper --timing_analysis_only
Warning: Found pins functioning as undefined clocks and/or memory enables
    Info: Assuming node "CLOCK_50" is an undefined clock
Info: Clock "CLOCK_50" has Internal fmax of 256.94 MHz between source register "counter[4]" and destination register "shift_reg[0]" (period= 3.892 ns)
    Info: + Longest register to register delay is 3.653 ns
        Info: 1: + IC(0.000 ns) + CELL(0.000 ns) = 0.000 ns; Loc. = LCFF_X48_Y10_N19; Fanout = 3; REG Node = 'counter[4]'
        Info: 2: + IC(0.851 ns) + CELL(0.512 ns) = 1.363 ns; Loc. = LCCOMB_X49_Y10_N30; Fanout = 1; COMB Node = 'always0~2'
        Info: 3: + IC(0.298 ns) + CELL(0.491 ns) = 2.152 ns; Loc. = LCCOMB_X49_Y10_N12; Fanout = 1; COMB Node = 'always0~5'
        Info: 4: + IC(0.294 ns) + CELL(0.178 ns) = 2.624 ns; Loc. = LCCOMB_X49_Y10_N6; Fanout = 10; COMB Node = 'always0~0'
        Info: 5: + IC(0.271 ns) + CELL(0.758 ns) = 3.653 ns; Loc. = LCFF_X49_Y10_N9; Fanout = 2; REG Node = 'shift_reg[0]'
        Info: Total cell delay = 1.939 ns ( 53.08 % )
        Info: Total interconnect delay = 1.714 ns ( 46.92 % )
    Info: - Smallest clock skew is 0.000 ns
        Info: + Shortest clock path from clock "CLOCK_50" to destination register is 2.863 ns
            Info: 1: + IC(0.000 ns) + CELL(1.026 ns) = 1.026 ns; Loc. = PIN_L1; Fanout = 1; CLK Node = 'CLOCK_50'
            Info: 2: + IC(0.238 ns) + CELL(0.000 ns) = 1.264 ns; Loc. = CLKCTRL_G2; Fanout = 36; COMB Node = 'CLOCK_50~clkctrl'
            Info: 3: + IC(0.997 ns) + CELL(0.602 ns) = 2.863 ns; Loc. = LCFF_X49_Y10_N9; Fanout = 2; REG Node = 'shift_reg[0]'
            Info: Total cell delay = 1.628 ns ( 56.86 % )
            Info: Total interconnect delay = 1.235 ns ( 43.14 % )
        Info: - Longest clock path from clock "CLOCK_50" to source register is 2.863 ns
            Info: 1: + IC(0.000 ns) + CELL(1.026 ns) = 1.026 ns; Loc. = PIN_L1; Fanout = 1; CLK Node = 'CLOCK_50'
            Info: 2: + IC(0.238 ns) + CELL(0.000 ns) = 1.264 ns; Loc. = CLKCTRL_G2; Fanout = 36; COMB Node = 'CLOCK_50~clkctrl'
            Info: 3: + IC(0.997 ns) + CELL(0.602 ns) = 2.863 ns; Loc. = LCFF_X48_Y10_N19; Fanout = 3; REG Node = 'counter[4]'
            Info: Total cell delay = 1.628 ns ( 56.86 % )
            Info: Total interconnect delay = 1.235 ns ( 43.14 % )
    Info: + Micro clock to output delay of source is 0.277 ns
    Info: + Micro setup delay of destination is -0.038 ns
Info: tsu for register "pulse_FSM:FSM|pulse_reg[0]" (data pin = "KEY[0]", clock pin = "CLOCK_50") is 3.822 ns
    Info: + Longest pin to register delay is 6.719 ns
        Info: 1: + IC(0.000 ns) + CELL(0.864 ns) = 0.864 ns; Loc. = PIN_R22; Fanout = 1; PIN Node = 'KEY[0]'
        Info: 2: + IC(5.437 ns) + CELL(0.322 ns) = 6.623 ns; Loc. = LCCOMB_X48_Y9_N22; Fanout = 1; COMB Node = 'pulse_FSM:FSM|pulse_reg[0]~0'
        Info: 3: + IC(0.000 ns) + CELL(0.096 ns) = 6.719 ns; Loc. = LCFF_X48_Y9_N23; Fanout = 1; REG Node = 'pulse_FSM:FSM|pulse_reg[0]'
        Info: Total cell delay = 1.282 ns ( 19.08 % )
        Info: Total interconnect delay = 5.437 ns ( 80.92 % )
    Info: + Micro setup delay of destination is -0.038 ns
    Info: - Shortest clock path from clock "CLOCK_50" to destination register is 2.859 ns
        Info: 1: + IC(0.000 ns) + CELL(1.026 ns) = 1.026 ns; Loc. = PIN_L1; Fanout = 1; CLK Node = 'CLOCK_50'
        Info: 2: + IC(0.238 ns) + CELL(0.000 ns) = 1.264 ns; Loc. = CLKCTRL_G2; Fanout = 36; COMB Node = 'CLOCK_50~clkctrl'
        Info: 3: + IC(0.993 ns) + CELL(0.602 ns) = 2.859 ns; Loc. = LCFF_X48_Y9_N23; Fanout = 1; REG Node = 'pulse_FSM:FSM|pulse_reg[0]'
        Info: Total cell delay = 1.628 ns ( 56.94 % )
        Info: Total interconnect delay = 1.231 ns ( 43.06 % )
Info: tco from clock "CLOCK_50" to destination pin "LEDR[4]" through register "shift_reg[4]" is 7.648 ns
    Info: + Longest clock path from clock "CLOCK_50" to source register is 2.863 ns
        Info: 1: + IC(0.000 ns) + CELL(1.026 ns) = 1.026 ns; Loc. = PIN_L1; Fanout = 1; CLK Node = 'CLOCK_50'
        Info: 2: + IC(0.238 ns) + CELL(0.000 ns) = 1.264 ns; Loc. = CLKCTRL_G2; Fanout = 36; COMB Node = 'CLOCK_50~clkctrl'
        Info: 3: + IC(0.997 ns) + CELL(0.602 ns) = 2.863 ns; Loc. = LCFF_X49_Y10_N17; Fanout = 2; REG Node = 'shift_reg[4]'
        Info: Total cell delay = 1.628 ns ( 56.86 % )
        Info: Total interconnect delay = 1.235 ns ( 43.14 % )
    Info: + Micro clock to output delay of source is 0.277 ns
    Info: + Longest register to pin delay is 4.508 ns
        Info: 1: + IC(0.000 ns) + CELL(0.000 ns) = 0.000 ns; Loc. = LCFF_X49_Y10_N17; Fanout = 2; REG Node = 'shift_reg[4]'
        Info: 2: + IC(1.513 ns) + CELL(2.995 ns) = 4.508 ns; Loc. = PIN_T18; Fanout = 0; PIN Node = 'LEDR[4]'
        Info: Total cell delay = 2.995 ns ( 66.44 % )
        Info: Total interconnect delay = 1.513 ns ( 33.56 % )
Info: th for register "pulse_FSM:FSM|y_Q.S1" (data pin = "KEY[1]", clock pin = "CLOCK_50") is -3.473 ns
    Info: + Longest clock path from clock "CLOCK_50" to destination register is 2.859 ns
        Info: 1: + IC(0.000 ns) + CELL(1.026 ns) = 1.026 ns; Loc. = PIN_L1; Fanout = 1; CLK Node = 'CLOCK_50'
        Info: 2: + IC(0.238 ns) + CELL(0.000 ns) = 1.264 ns; Loc. = CLKCTRL_G2; Fanout = 36; COMB Node = 'CLOCK_50~clkctrl'
        Info: 3: + IC(0.993 ns) + CELL(0.602 ns) = 2.859 ns; Loc. = LCFF_X48_Y9_N25; Fanout = 2; REG Node = 'pulse_FSM:FSM|y_Q.S1'
        Info: Total cell delay = 1.628 ns ( 56.94 % )
        Info: Total interconnect delay = 1.231 ns ( 43.06 % )
    Info: + Micro hold delay of destination is 0.286 ns
    Info: - Shortest pin to register delay is 6.618 ns
        Info: 1: + IC(0.000 ns) + CELL(0.864 ns) = 0.864 ns; Loc. = PIN_R21; Fanout = 34; PIN Node = 'KEY[1]'
        Info: 2: + IC(5.480 ns) + CELL(0.178 ns) = 6.522 ns; Loc. = LCCOMB_X48_Y9_N24; Fanout = 1; COMB Node = 'pulse_FSM:FSM|y_Q~11'
        Info: 3: + IC(0.000 ns) + CELL(0.096 ns) = 6.618 ns; Loc. = LCFF_X48_Y9_N25; Fanout = 2; REG Node = 'pulse_FSM:FSM|y_Q.S1'
        Info: Total cell delay = 1.138 ns ( 17.20 % )
        Info: Total interconnect delay = 5.480 ns ( 82.80 % )
Info: Quartus II Classic Timing Analyzer was successful. 0 errors, 1 warning
    Info: Peak virtual memory: 137 megabytes
    Info: Processing ended: Mon Aug 31 05:10:59 2009
    Info: Elapsed time: 00:00:01
    Info: Total CPU time (on all processors): 00:00:01


